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（DSP，嵌入式系統(tǒng)，電子線路，通訊，微電子，半導(dǎo)體）
1、下面是一些基本的數(shù)字電路知識(shí)問(wèn)題，請(qǐng)簡(jiǎn)要回答之。
(1) 什么是 Setup和 Hold 時(shí)間？
答：Setup/Hold Time 用于測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間(Setup Time)是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)能夠保持穩(wěn) 定不變的時(shí)間。輸入數(shù)據(jù)信號(hào)應(yīng)提前時(shí)鐘上升沿(如上升沿有效)T 時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間通常所說(shuō)的 SetupTime。如不滿足 Setup Time，這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿到來(lái)時(shí)，數(shù)據(jù)才能被打入 觸發(fā)器。保持時(shí)間(Hold Time)是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)保持穩(wěn)定不變的時(shí)間。如果 Hold Time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。
(2) 什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？
答：在組合邏輯電路中，由于門電路的輸入信號(hào)經(jīng)過(guò)的通路不盡相同，所產(chǎn)生的延時(shí)也就會(huì)不同，從而導(dǎo)致到達(dá)該門的時(shí)間不一致，我們把這種現(xiàn)象叫做競(jìng)爭(zhēng)。由于競(jìng)爭(zhēng)而在電路輸出端可能產(chǎn)生尖峰脈沖或毛刺的現(xiàn)象叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消 去項(xiàng)，二是在芯片外部加電容。
(3) 請(qǐng)畫出用 D 觸發(fā)器實(shí)現(xiàn) 2 倍分頻的邏輯電路
答：把 D 觸發(fā)器的輸出端加非門接到 D 端即可，如下圖所示：
(4) 什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？
答：線與邏輯是兩個(gè)或多個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用 OC 門來(lái)實(shí)現(xiàn)(漏極或者集電極開(kāi)路)，為了防止因灌電流過(guò)大而燒壞 OC 門,應(yīng)在 OC 門輸出端接一上拉電阻(線或則是下拉電阻)。
(5) 什么是同步邏輯和異步邏輯？同步電路與異步電路有何區(qū)別？
答：同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系.電路設(shè)計(jì)可分類為同步電路設(shè)計(jì)和異步電路設(shè)計(jì)。同步電路利用時(shí)鐘脈沖使其子系統(tǒng)同步運(yùn)作，而異步電路不使用時(shí)鐘脈沖做同步，其子系統(tǒng)是使用特殊的 “開(kāi)始”和“完成”信號(hào)使之同步。異步電路具有下列優(yōu)點(diǎn)：無(wú)時(shí)鐘歪斜問(wèn)題、 低電源消耗、平均效能而非最差效能、模塊性、可組合和可復(fù)用性。
(7) 你知道那些常用邏輯電平？TTL 與 COMS 電平可以直接互連嗎？
答：常用的電平標(biāo)準(zhǔn)，低速的有 RS232、RS485、RS422、TTL、CMOS、LVTTL、LVCMOS、ECL、ECL、LVPECL 等，高速的有 LVDS、GTL、PGTL、 CML、HSTL、SSTL 等。 一般說(shuō)來(lái)，CMOS 電平比 TTL 電平有著更高的噪聲容限。如果不考慮速度 和性能，一般 TTL 與 CMOS 器件可以互換。但是需要注意有時(shí)候負(fù)載效應(yīng)可能 引起電路工作不正常，因?yàn)橛行?TTL 電路需要下一級(jí)的輸入阻抗作為負(fù)載才能 正常工作。
(6) 請(qǐng)畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖(數(shù)據(jù)接口、控制接口、鎖存器/緩沖器)
典型輸入設(shè)備與微機(jī)接口的邏輯示意圖如下：
2、你所知道的可編程邏輯器件有哪些？
答：ROM(只讀存儲(chǔ)器)、PLA(可編程邏輯陣列)、FPLA(現(xiàn)場(chǎng)可編程邏輯陣列)、PAL(可編程陣列邏輯)GAL(通用陣列邏輯)，EPLD(可擦除的可編程邏輯器件)、 FPGA(現(xiàn)場(chǎng)可編程門陣列)、CPLD(復(fù)雜可編程邏輯器件)等 ，其中 ROM、FPLA、 PAL、GAL、EPLD 是出現(xiàn)較早的可編程邏輯器件，而 FPGA 和 CPLD 是當(dāng)今最 流行的兩類可編程邏輯器件。FPGA 是基于查找表結(jié)構(gòu)的，而 CPLD 是基于乘積 項(xiàng)結(jié)構(gòu)的。
3、用 VHDL 或 VERILOG、ABLE 描述 8 位 D 觸發(fā)器邏輯
4、請(qǐng)簡(jiǎn)述用 EDA 軟件(如 PROTEL)進(jìn)行設(shè)計(jì)(包括原理圖和PCB圖)到調(diào)試出樣機(jī)的整個(gè)過(guò)程，在各環(huán)節(jié)應(yīng)注意哪些問(wèn)題？
答：完成一個(gè)電子電路設(shè)計(jì)方案的整個(gè)過(guò)程大致可分：(1)原理圖設(shè)計(jì) (2)PCB 設(shè)計(jì) (3)投板
(4)元器件焊接(5)模塊化調(diào)試 (6)整機(jī)調(diào)試。注意問(wèn)題如下：
(1)原理圖設(shè)計(jì)階段
注意適當(dāng)加入旁路電容與去耦電容；
注意適當(dāng)加入測(cè)試點(diǎn)和 0 歐電阻以方便調(diào)試時(shí)測(cè)試用；
注意適當(dāng)加入 0 歐電阻、電感和磁珠以實(shí)現(xiàn)抗干擾和阻抗匹配；
(2)PCB 設(shè)計(jì)階段
自己設(shè)計(jì)的元器件封裝要特別注意以防止板打出來(lái)后元器件無(wú)法焊接；
FM 部分走線要盡量短而粗，電源和地線也要盡可能粗；
旁路電容、晶振要盡量靠近芯片對(duì)應(yīng)管腳；
注意美觀與使用方便；
(3)投板
說(shuō)明自己需要的工藝以及對(duì)制板的要求；
(4)元器件焊接
防止出現(xiàn)芯片焊錯(cuò)位置，管腳不對(duì)應(yīng)；
防止出現(xiàn)虛焊、漏焊、搭焊等；
(5)模塊化調(diào)試
先調(diào)試電源模塊，然后調(diào)試控制模塊，然后再調(diào)試其它模塊；
上電時(shí)動(dòng)作要迅速，發(fā)現(xiàn)不會(huì)出現(xiàn)短路時(shí)在徹底接通電源；
調(diào)試一個(gè)模塊時(shí)適當(dāng)隔離其它模塊；
各模塊的技術(shù)指標(biāo)一定要大于客戶的要求；
(6)整機(jī)調(diào)試
如提高靈敏度等問(wèn)題
5、基爾霍夫定理
KCL：電路中的任意節(jié)點(diǎn)，任意時(shí)刻流入該節(jié)點(diǎn)的電流等于流出該節(jié)點(diǎn)的電流（KVL同理）
6、描述反饋電路的概念，列舉他們的應(yīng)用
反饋是將放大器輸出信號(hào)(電壓或電流)的一部分或全部，回收到放大器輸入端與輸入信號(hào)進(jìn)行比較(相加或相減)，并用比較所得的有效輸入信號(hào)去控制輸出，負(fù)反饋可以用來(lái)穩(wěn)定輸出信號(hào)或者增益，也可以擴(kuò)展通頻帶，特別適合于自動(dòng)控制系統(tǒng)。正反饋可以形成振蕩，適合振蕩電路和波形發(fā)生電路。
7、負(fù)反饋種類及其優(yōu)點(diǎn)
電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋
降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地?cái)U(kuò)展，放大器的通頻帶，自動(dòng)調(diào)節(jié)作用
8、放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁�，有哪些方�?/p>
頻率補(bǔ)償是為了改變頻率特性，減小時(shí)鐘和相位差，使輸入輸出頻率同步
相位補(bǔ)償通常是改善穩(wěn)定裕度，相位補(bǔ)償與頻率補(bǔ)償?shù)哪繕?biāo)有時(shí)是矛盾的
不同的電路或者說(shuō)不同的元器件對(duì)不同頻率的放大倍數(shù)是不相同的，如果輸入信號(hào)不是單一頻率，就會(huì)造成高頻放大的倍數(shù)大，低頻放大的倍數(shù)小，結(jié)果輸出的波形就產(chǎn)生了失真 放大電路中頻率補(bǔ)償?shù)哪康模阂皇歉纳品糯箅娐返母哳l特性，而是克服由于引入負(fù)反饋而可能出 現(xiàn)自激振蕩現(xiàn)象，使放大器能夠穩(wěn)定工作。在放大電路中，由于晶體管結(jié)電容的存在常常會(huì)使放大電路頻率響應(yīng)的高頻段不理想，為了解決這一問(wèn)題，常用的方法就是在電路中引入負(fù)反饋。然后，負(fù)反饋的引入又引入了新的問(wèn)題，那就是負(fù)反饋電路會(huì)出現(xiàn)自激振蕩現(xiàn)象，所以為了使放大電路能夠正常穩(wěn)定工作，必須對(duì)放大電路進(jìn)行頻率補(bǔ)償。
頻率補(bǔ)償?shù)姆椒ǹ梢苑譃槌把a(bǔ)償和滯后補(bǔ)償，主要是通過(guò)接入一些阻容元件來(lái)改變放大電路的開(kāi)環(huán)增益在高頻段的相頻特性，目前使用最多的就是鎖相環(huán)
9、有源濾波器和無(wú)源濾波器的區(qū)別
無(wú)源濾波器：這種電路主要有無(wú)源元件 R、L 和 C 組成；有源濾波器：
集成運(yùn)放和 R、C 組成，具有不用電感、體積小、重量輕等優(yōu)點(diǎn)。 集成運(yùn)放的開(kāi)環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運(yùn)放帶寬有限，所以目前的有源 濾波電路的工作頻率難以做得很高。
10、名詞解釋：SRAM、SSRAM、SDRAM、壓控振蕩器 (VCO)
SRAM：靜態(tài) RAM；DRAM：動(dòng)態(tài) RAM；SSRAM：Synchronous Static Random Access Memory 同步靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器，它的一種類型的SRAM。 SSRAM 的所有訪問(wèn)都在時(shí)鐘的上升/下降沿啟動(dòng)。地址、數(shù)據(jù)輸入和其它控制信 號(hào)均與時(shí)鐘信號(hào)相關(guān)。這一點(diǎn)與異步 SRAM 不同，異步 SRAM 的訪問(wèn)獨(dú)立于時(shí) 鐘，數(shù)據(jù)輸入和輸出都由地址的變化控制。SDRAM：Synchronous DRAM 同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。
11、名詞解釋：IRQ、BIOS、USB、VHDL、SDR。
(1) IRQ：中斷請(qǐng)求
(2)BIOS：BIOS 是英文"Basic Input Output System"的縮略語(yǔ)，直譯過(guò)來(lái)后中 文名稱就是"基本輸入輸出系統(tǒng)"。其實(shí)，它是一組固化到計(jì)算機(jī)內(nèi)主板上一個(gè) ROM 芯片上的程序，它保存著計(jì)算機(jī)最重要的基本輸入輸出的程序、系統(tǒng)設(shè)置 信息、開(kāi)機(jī)后自檢程序和系統(tǒng)自啟動(dòng)程序。其主要功能是為計(jì)算機(jī)提供最底層的、 最直接的硬件設(shè)置和控制。
(3) USB：USB，是英文 Universal Serial BUS（通用串行總線）的縮寫，而其 中文簡(jiǎn)稱為“通串線，是一個(gè)外部總線標(biāo)準(zhǔn)，用于規(guī)范電腦與外部設(shè)備的連接和 通訊。
(4) VHDL：VHDL 的英文全寫是：VHSIC（Very High Speed Integrated Circuit） Hardware Description Language.翻譯成中文就是超高速集成電路硬件描述語(yǔ)言。 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。
(5) SDR：軟件無(wú)線電，一種無(wú)線電廣播通信技術(shù)，它基于軟件定義的無(wú)線 通信協(xié)議而非通過(guò)硬連線實(shí)現(xiàn)。換言之，頻帶、空中接口協(xié)議和功能可通過(guò)軟件 下載和更新來(lái)升級(jí)，而不用完全更換硬件。SDR 針對(duì)構(gòu)建多模式、多頻和多功 能無(wú)線通信設(shè)備的問(wèn)題提供有效而安全的解決方案。
12、單片機(jī)上電后沒(méi)有運(yùn)轉(zhuǎn)，首先要檢查什么
首先應(yīng)該確認(rèn)電源電壓是否正常。用電壓表測(cè)量接地引腳跟電源引腳之間的電壓，看是否是電源電壓，例如常用的 5V。接下來(lái)就是檢查復(fù)位引腳電壓 是否正常。分別測(cè)量按下復(fù)位按鈕和放開(kāi)復(fù)位按鈕的電壓值，看是否正確。然后 再檢查晶振是否起振了，一般用示波器來(lái)看晶振引腳的波形，注意應(yīng)該使用示波 器探頭的“X10”檔。另一個(gè)辦法是測(cè)量復(fù)位狀態(tài)下的 IO 口電平，按住復(fù)位鍵 不放，然后測(cè)量 IO 口(沒(méi)接外部上拉的 P0 口除外)的電壓，看是否是高電平，如 果不是高電平，則多半是因?yàn)榫д駴](méi)有起振。另外還要注意的地方是，如果使用片內(nèi) ROM 的話(大部分情況下如此，現(xiàn)在 已經(jīng)很少有用外部擴(kuò) ROM 的了)，一定要將 EA 引腳拉高，否則會(huì)出現(xiàn)程序亂跑 的情況。有時(shí)用仿真器可以，而燒入片子不行，往往是因?yàn)?EA 引腳沒(méi)拉高的緣 故(當(dāng)然，晶振沒(méi)起振也是原因只一)。經(jīng)過(guò)上面幾點(diǎn)的檢查，一般即可排除故障 了。如果系統(tǒng)不穩(wěn)定的話，有時(shí)是因?yàn)殡娫礊V波不好導(dǎo)致的。在單片機(jī)的電源引 腳跟地引腳之間接上一個(gè) 0.1uF 的電容會(huì)有所改善。如果電源沒(méi)有濾波電容的話， 則需要再接一個(gè)更大濾波電容，例如 220uF 的。遇到系統(tǒng)不穩(wěn)定時(shí)，就可以并上 電容試試(越靠近芯片越好)。
13、最基本的三極管曲線特性
答：三極管的曲線特性即指三極管的伏安特性曲線，包括輸入特性曲線和輸 出特性曲線。輸入特性是指三極管輸入回路中，加在基極和發(fā)射極的電壓VBE 與 由它所產(chǎn)生的基極電流 I B 之間的關(guān)系。輸出特性通常是指在一定的基極電流 I B控制下，三極管的集電極與發(fā)射極之間的電壓VCE 同集電極電流 IC 的關(guān)系
圖(1) 典型輸入特性曲線
圖(2) 典型輸出特性曲線
圖(3) 直、交流負(fù)載線，功耗線
14、什么是頻率響應(yīng)，怎么才算是穩(wěn)定的頻率響應(yīng)，簡(jiǎn)述改變頻率響應(yīng)曲線的幾個(gè)方法 答：這里僅對(duì)放大電路的頻率響應(yīng)進(jìn)行說(shuō)明。 在放大電路中，由于電抗元件(如電容、電感線圈等)及晶體管極間電容的存在，當(dāng)輸入信號(hào)的頻率過(guò)低或過(guò)高時(shí)，放大電路的放大倍數(shù)的數(shù)值均會(huì)降低，而且還將產(chǎn)生相位超前或之后現(xiàn)象。也就是說(shuō)，放大電路的放大倍數(shù)(或者稱為增 益)和輸入信號(hào)頻率是一種函數(shù)關(guān)系，我們就把這種函數(shù)關(guān)系成為放大電路的頻 率響應(yīng)或頻率特性。放大電路的頻率響應(yīng)可以用幅頻特性曲線和相頻特性曲線來(lái)描述，如果一個(gè) 放大電路的幅頻特性曲線是一條平行于 x 軸的直線(或在關(guān)心的頻率范圍內(nèi)平行 于 x 軸)，而相頻特性曲線是一條通過(guò)原點(diǎn)的直線(或在關(guān)心的頻率范圍是條通過(guò) 原點(diǎn)的直線)，那么該頻率響應(yīng)就是穩(wěn)定的
改變頻率響應(yīng)的方法主要有：(1) 改變放大電路的元器件參數(shù)；(2) 引入新的 元器件來(lái)改善現(xiàn)有放大電路的頻率響應(yīng)；(3) 在原有放大電路上串聯(lián)新的放大電 路構(gòu)成多級(jí)放大電路。
15、給出一個(gè)差分運(yùn)放，如何進(jìn)行相位補(bǔ)償，并畫補(bǔ)償后的波特圖
答：隨著工作頻率的升高，放大器會(huì)產(chǎn)生附加相移，可能使負(fù)反饋?zhàn)兂烧答伓鹱约ぁ＿M(jìn)行相位補(bǔ)償可以消除高頻自激。相位補(bǔ)償?shù)脑硎牵涸诰哂懈叻糯蟊稊?shù)的中間級(jí)，利用一小電容 C（幾十～幾百微微法）構(gòu)成電壓并聯(lián)負(fù)反饋 電路�？梢允褂秒娙菪Ｕ�、RC 校正
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